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ルネサス、100Gb向けのパケットヘッダ検索を発表

EE Times Japan 7月4日(月)9時49分配信

■メモリの消費電力を60%削減

 ルネサス エレクトロニクス(以下、ルネサス)は2016年6月、100Gビットトラフィック級のルーター、スイッチ、サーバなどの通信機器向けに、パケットヘッダ検索レファレンスデザインの提供を開始した。同レファレンスデザインは、同社の「LLDRAM-III(Low Latency DRAM-III)」と、ザイリンクスのFPGA向け完全一致検索IP、LLDRAM-IIIコントロールIP、開発サポートツールで構成されている。

【最大検索キーを短く設定することで、検索エントリー数を200万、400万へと拡張することも可能】

 100Gビットクラスのパケットヘッダ検索機能を、汎用DRAMメモリで構成した場合と比較して、メモリデバイス数を15分の1、メモリの消費電力を60%削減可能という。

■「開発期間を約6カ月短縮」

 同レファレンスデザインのLLDRAM-IIIは、1秒間に400Mアクセス、57.6Gビット転送を2W以下で動作できる。同社はリリース上で、「同メモリと新開発のアルゴリズムを組み合わせることで、100Gビットトラフィック級で要求される、1秒間に1億5000万回のパケット検索を1個のLLDRAM-IIIで実現できる」と語る。

 これにより、メモリデバイス数と消費電力の削減を可能にした。また、メモリ実装面積を90%削減、メモリとFPGA間の配線数も90%減少し、ピン数の少ないFPGAでシステム構成ができるため、コスト低減にも貢献するとしている。

 完全一致検索IPは、最大143ビットまで、1ビット単位で任意に変更できる機能を搭載。従来のMACアドレス検索だけでなく、ネットワーク仮想化技術による新たな通信プロトコルにも検索IPを設計変更することなく対応できる。

 開発サポートツールは、FPGAとLLDRAM-III間の相互運用性を検証済みのレファレンスボード、検証済みの検索IPを含むサンプルデザイン、検証環境一式、評価環境一式を用意。これにより、ユーザーは開発するネットワーク機器のハードウェアの設計と並行して、FPGA内のシステム設計と検証がスタートできる。同社によると、「同レファレンスデザインによって、約6カ月のシステム開発期間短縮に貢献する」とした。

最終更新:7月4日(月)9時49分

EE Times Japan