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3Dチップ技術、データセンターへの活用を視野に

EE Times Japan 4/18(火) 16:55配信

■チップスタック技術をデータセンター向けに展開

 プロセスの微細化のスピードが鈍化する中、Oracleがマイクロプロセッサの研究プロジェクトを中止したことにより、ハイエンドのチップ設計の未来が垣間見えた。Oracleは、同プロジェクトで提案していた「Sparc CPU」に、開発中のチップ積層技術を採用することで優位性を得ようと狙っていた。だが、近年、そのような狙いは難しさを増しつつあるのが現状だ。

 Oracleの研究プロジェクトを支えていた研究者は、同社が2017年初めにハードウェア部門に対して実施した人員削減計画で解雇されてしまった。だが、彼のアイデアは、とある新興のコンサルティング企業に引き継がれている。このスタートアップは、シリコンバレーのメーカーと既に協業している。

 Oracleの元主席エンジニアであるDon Draper氏は、「ProPrincipia」を設立した。従業員はDrape氏を含めて3人だ。同氏は、「研究を進めれば進めるほど、これが進むべき道だという確信が強まっている」と述べる。

 Draper氏は、「コンピューティングの密度はインターネットのトラフィックのようなスピードで増加するわけではない。それにもかかわらず、データセンターで分析するデータ量は急激に増加している。これを解決するにはメモリバンド幅を増やすことが必要だ。それに応えられるのが3D(3次元)スタッキング技術だと考えている」と説明する。

 2016年下半期に開催されたあるカンファレンスでDraper氏は、Sparcプロセッサの中身を、より小さなサイズの2つのダイに分けて搭載し、それら2つのダイをスタックするという設計手法を発表した。1つのダイにはコアとキャッシュが、もう1つにSerDes、L4キャッシュ、オンチップネットワークなどの周辺回路が搭載されていて、コストと消費電力の低減を実現するという。

 また、新たに登場したマイクロ流体による冷却技術を用いれば、新型チップはコアとL3キャッシュの数をほぼ倍増できる。Draper氏は「同じプロセスノードで性能を2倍にできる」と述べた。

 新しいダイスタック技術は、機械学習などメモリ集約型タスク向けのアクセラレーターをホストプロセッサに接続する技術として理想的なのだという。一方で、CCIXやOpenCAPI(Coherent Accelerator Processor Interface)など、“Chip to Chip”(チップ間)のインターコネクト技術は「細長い管の上に積層するようなものだ」という。

 Draper氏は、統合型電圧レギュレーター(IVR:Integrated Voltage Regulator)を用いることも提案した。比較的小型のインダクターを用いられるので消費電力と基板スペースの面積を削減できるとしている。チップの動作周波数は約150MHzまで高められるという。

最終更新:4/18(火) 16:55

EE Times Japan