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ルネサス、65nmSOTBで低消費/高速の内蔵SRAM

6/8(木) 22:07配信

EE Times Japan

■IoT機器やヘルスケア機器向けASSPなどに適用

 ルネサス エレクトロニクスは2017年6月8日、SOTB(Silicon On Thin BOX)プロセス技術を用いた、ASSP向け低消費電力SRAMを試作したと発表した。基板バイアスを制御することにより、極めて小さいスタンバイ電力と高速読み出し動作を両立することに成功した。

【基板バイアスを動的に制御することで、高速読み出し時間と低消費電力を両立しとことを示す資料など、その他の画像はこちら】

 独自開発を進めているSOTBプロセス技術は、ウエハー基板上の薄膜シリコン層の下に、埋め込み酸化膜層(BOX:Buried Oxide)を形成した構造である。薄膜シリコン層に不純物を注入する必要のないドーパントレスチャネル構造のトランジスタを作成することができる。素子の特性ばらつきを抑え、オン電流とオフ電流の比率改善に優れているなどの特長がある。

 ドーパントレスチャネル構造のトランジスタは、一般的にプレーナ型バルク構造のトランジスタに比べて、しきい値ばらつきを約3分の1に低減することができるという。この値は16nm FinFETデバイスと同等であり、0.5V程度の低電圧でも安定した動作を実現できる。

 BOX層を薄くしたことで、BOX層下部のシリコン基板電位をより高い精度で制御し、トランジスタのしきい値特性を変更することが可能である。今回、65nmプロセスノードを用いて試作したSRAMは、基板バイアスを動的に制御するためのオンチップレギュレーター回路も備えた。基板バイアスを制御することによって、「通常モード」「低電力モード」「高速モード」と3つの動作モードおよび、「スタンバイモード」を選択することができる。

 基板電位をゼロバイアスから順バイアスへ動的に制御し、動作モードを「通常」から「高速」に切り替えると、4.58ナノ秒であった読み出しアクセス時間が、1.84ナノ秒へと高速になる。この数値は、クロック周波数で380MHzに相当する。従来の通常モードに比べて2.5倍も高速である。

 一方、スタンバイモードでは基板電位に逆バイアスを印加する。これにより、スタンバイ時の消費電力は13.7nW/Mビットと極めて小さくなる。この数値は、従来技術に比べて半分以下だという。アクティブ動作時の消費電力に比べると1000分の1となる。同社は「世界最小のスタンバイ特性」と主張する。

■電力削減へ「レプリカ回路方式」

 電力削減に向けて、同社が提案するもう1つの技術は「レプリカ回路方式」である。小さいマクロ単位でワード線の読み出しパルスタイミングを最適化する技術である。複数のSRAMマクロをチップ内に集積する場合、メモリセルごとに特性ばらつきが生じる。このため、一般的には最も特性ばらつきが大きいメモリセルに合わせてチップ全体のタイミングを決め、確実に動作するよう設計マージンを確保する必要があった。ところがこの方式だと、オーバーマージンになるメモリセルも存在することになる。

 試作したSOTB構造のSRAMは、65nmプロセスノードを用いて、128Kビットのマクロを64個集積している。マクロの粒度(ビット数)は1ビット単位で選択することができるが、今回は128Kビット単位で、タイミングを最適化した。これによって過剰な設計マージンを除去することが可能となり、読み出し動作時のアクティブ電力を最大20%も削減することができたという。

 ルネサス エレクトロニクスは、開発した65nmプロセスの内蔵SRAMをASSPに実装し、2018年3月からサンプル出荷を始めたい考えだ。量産時期は2019年3月を見込む。まずは、バッテリーレスやメンテナンスフリーなどが要求されるIoT機器や家庭用電子機器、ヘルスケア機器などに向けたASSPに、開発したSRAM技術を組み込んでいく。

 なお、今回の開発成果は、2017年6月5日より京都で開催されている「VLSIシンポジウム国際会議(VLSI Symposia 2017)」で6月8日に発表した。

最終更新:6/8(木) 22:07
EE Times Japan