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スマホの基幹部品をさらに小さく薄くするTSMCのパッケージ技術

6/14(水) 14:42配信

Impress Watch

 シリコンファウンドリ(半導体製造請け負いサービス)最大手のTSMCは、ウェハレベルの最先端パッケージ技術を提供していることで最近、注目を集めている。

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 とくにスマートフォン大手メーカーのAppleが、スマートフォン「iPhone7」用アプリケーションプロセッサ「A10」の製造委託先にTSMCを選んだ決め手が、同社の提供する薄型パッケージ技術「InFO(Integrated Fan-Out WLP)」だったらしいという話題で、TSMCの名前は半導体業界のみならず、ハードウェア技術好きのスマートフォンユーザーにも知られるようになった。

 そのTSMCは、スマートフォンやウエアラブル端末などの基幹部品に向けた新しいパッケージ技術を、InFO技術をベースに開発中である。その一部を、国際学会「VLSI技術シンポジウム」で公表した(講演番号JFS2-3)。

 超薄型パッケージ「InFO」は、厚みがわずか0.5mmしかない薄さと、基板がないことによる材料コストの削減、ウェハレベルの一括生産による製造コストの低減を両立させた、優れたパッケージである。TSMCは新世代のパッケージとして「InFO」と「CoWoS (Chip on Wafer on Substrate)」の2つの技術を開発し、量産に入っている。

 「InFO」はモバイル端末向け、「CoWoS」は高性能コンピューティング向けという違いがある。なお、「CoWoS」の最新動向については後藤氏の記事(VIDIAの巨大GPUを支えるTSMCのインタポーザ技術参照)が詳しい。

■超薄型パッケージ「InFO」を積層するスタックモジュール

 「VLSI技術シンポジウム」でTSMCは、InFOを上下に積層していくスタック型のInFOパッケージ技術を明らかにした。積層数としては、当初は4層程度を想定する。これは妥当な層数だ。2層は現行のInFO技術で対応できるし、8層となると製造技術の難度が高まる。

 スタック型のInFOパッケージ技術の基盤となっているのは、TSMCが「InFO-PoP (Package-on-Package)」と呼ぶ、InFOパッケージの上に半導体パッケージを搭載したパッケージ技術である。

 InFO-PoP技術の特徴は、「TIV (Through InFO Via)」と呼ぶモールド樹脂を貫通する電極(銅電極)によって上下のシリコンダイを接続したことだ。InFO-PoP技術では、InFOパッケージのシリコンダイにアプリケーションプロセッサ、InFOパッケージの上に載せる半導体デバイスはLPDDR系のDRAM(パッケージ品)を想定していた。これを拡張して「InFOパッケージ オン InFOパッケージ」にしたのが、今回の開発技術だとも言える。

 VLSI技術シンポジウムでTSMCは、4個のInFOパッケージを積層したモジュールを試作し、断面構造をX線で観察した画像や、放熱特性をTSV(Trough Silicon Via)積層モジュールと比較した結果などを示していた。TSV技術によって4枚のシリコンダイを積層した場合に比べ、良好な放熱特性が得られたとする。

■TSV(シリコン貫通電極)の理想と現実

 つい最近まで、シリコンダイを垂直に積層するパッケージ技術としては、TSV (Trough Silicon Via、シリコン貫通電極)技術が最も有力視されていた。TSV技術ではシリコンダイに銅(Cu)の貫通電極を形成し、積層したシリコンダイ同士を接続する。積層したシリコンダイ同士を最短距離で接続する技術であり、高速・高周波・低消費電力と3拍子揃った次期パッケージ技術として大きな期待がかけられていた。

 しかし現在では、一部の高性能コンピューティング分野を除き、TSV技術はあまり普及しないとの見方が強まっている。確かにGPUとメモリを一体化したモジュールでは、DRAMダイを積層するHBM (High Bandwidth Memory)にTSV技術が採用されている。しかしハイエンドGPU向けのHBMを除くと、TSV技術の商用化事例はほとんどない、と言って良い状態なのだ。

 TSV技術が普及しない最も単純な理由は、製造コストが高くつくことである。

 まず始めに、シリコンに貫通孔(ビア)を形成して銅(Cu)を埋め込むためのコストがかなりかかる。次に、銅の貫通電極とシリコンの間で応力が発生してトランジスタの特性を変えてしまうという問題がある。貫通電極付近には応力を緩和するためのデッドスペースを設けなければならない(トランジスタを配置できない)。このため、シリコンダイの面積が増え、製造コストがさらに上昇する。

 さらに、積層工程では、接続用の微細なバンプ(マイクロバンプ)を高精度にシリコンダイに搭載するとともに、シリコンダイ同士を高精度に位置合わせして載せなければならない。これもそれなりのコスト増となる。

 問題は製造コストだけではない。TSV技術でシリコンダイを積層する場合には、上下のシリコンダイ間で大きさに制限がある。

 簡単に言うと、下のシリコンダイの寸法に対し、上のシリコンダイは同じ寸法あるいは小さい寸法でなければならない。上方から見た場合、上のシリコンダイが下のシリコンダイからはみ出すことは許されないのだ。こうなるとTSV技術の応用分野は、同じ種類のシリコンダイを重ねるメモリ応用に限定されがちになる。

 ところが、単純に同じシリコンダイを重ねるだけであれば、安価なワイヤボンディング技術で十分に可能なのだ。

 例えばHBM2では最多で8枚のDRAMダイを重ねている。ワイヤボンディング技術でも8枚積層は簡単とまではいかないが、十分な商用実績を有する。そして製造コストはTSV技術よりもはるかに低くて済む。8枚積層どころか、16枚積層もワイヤボンディング技術では商用実績がある。

 例えばNANDフラッシュメモリのモジュールであるeMMC (embedded Multi Media Card)では、コントローラのシリコンダイ1枚の上に、16枚のNANDフラッシュシリコンダイをワイヤボンディング技術によって積層している製品がある。

 それではなぜ、HBMモジュールでTSV技術を導入したのだろうか。HBMモジュールでは1,000ピンを超える極めて数多くの入出力端子を処理しなければならないからだ。

 ワイヤボンディング技術ではシリコンダイの四隅から入出力端子を引き出すので、1,000ピンを超えるような入出力端子を処理することは事実上、不可能である。言い換えると、ピン数がそれほど多くなければ、ワイヤボンディング技術で間に合ってしまう。

■InFO技術でシリコンダイを積層ことの大きなメリット

 スタック型のInFOパッケージ技術は、1,000ピンを超える入出力端子を処理できる。そしてTSV技術を使わないので製造コストが低い。さらに、異なる寸法のシリコンダイを垂直に積層できる。いろいろなメリットがある。

 とくに、異なる寸法のシリコンダイを垂直に積層できることのメリットには注目すべきだろう。ロジック、メモリ、イメージセンサ、アナログ、パワーといった製造技術とダイ面積がまったく違うシリコンを積層し、薄く小さなパッケージにまとめ上げられる技術はあまりない。

 TSMCはVLSI技術シンポジウムの講演で、異なる種類のシリコンダイを積層することで、いくつかの応用分野に向けたシステムを構築できることを示していた。メモリを混載するシステム、アナログを混載するシステム、高周波トランシーバと思われるシステム、カメラモジュールと思われるシステムなどがあった。

 気になるのは積層枚数である。システム応用を考えると4層では少ないように思える。この技術が16層といった数多くの枚数に対応できるかどうかはまだ分からない。

 それでも、製造コストがかなり低いことや小型薄型であること、そしてシリコンを選ばないことは魅力的であり、今後の展開が楽しみな技術だと言える。

PC Watch,福田 昭

最終更新:6/14(水) 14:42
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