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東芝がQLCの3D NANDを試作、96層プロセスの開発も

6/28(水) 15:18配信

EE Times Japan

■QLCの3D NANDフラッシュ、容量1.5Tバイトのパッケージ品も

 東芝メモリは2017年6月28日、4ビット/セル(QLC:Quad Level Cell)技術を用いた3D(3次元) NAND型フラッシュメモリ「BiCS FLASH」を試作し、基本動作と基本性能を確認したと発表した。QLCを用いることで、従来の3ビット/セル(TLC:Triple Level Cell)を用いたBiCS FLASHに比べてさらなる大容量のメモリを実現できる。QLCを用いた3D NANDフラッシュは「世界初」(同社)とする。

 試作したQLC BiCS FLASHは、64層で、768Gビット(96Gバイト)という大容量を実現している。2017年6月上旬から、開発向けにSSDメーカーやメモリ制御ICメーカーに提供しているという。

 さらに、768Gビットのチップを1パッケージ内に16段積層し、1.5Tバイトの容量を実現した製品を、2017年8月からサンプル出荷する予定だ。なお、この製品は米国カリフォルニア州サンタクララで開催される「Flash Memory Summit 2017」(2017年8月7~10日)で参考展示する。

■96層積層プロセスでBiCS FLASHを試作

 東芝メモリは同日、BiCS FLASHの96層積層プロセスを適用した製品を試作し、基本動作を確認したことも発表した。こちらは、256Gビット(32Gバイト)のTLCで、2017年後半にサンプル出荷を、2018年に量産出荷を開始する予定だ。データセンター向けエンタープライズSSD、PC向けSSD、スマートフォン、タブレット、メモリカードなどを主な用途とする。

 試作品は、回路技術とプロセスを最適化してチップサイズを小型化した。64層のBiCS FLASHに比べて、単位面積当たりのメモリ容量が約1.4倍になった。さらに、小型化したことから、ビット当たりのコストも低減した。なお、64層のBiCS FLASHは、512Gビット(64Gバイト)容量のサンプル出荷を、2017年2月に開始している。

 今後は、96層積層プロセスを用いた512Gビット品の製品化も計画している。96層のBiCS FLASHは、四日市工場(三重県四日市市)の第5棟、新・第2製造棟、2018年夏に第1期が完了する予定の第6製造棟で製造する予定だ。

 なお、東芝メモリについては、同社の売却をめぐり東芝とWestern Digital(ウエスタン・デジタル)の泥仕合が続いている。

最終更新:6/28(水) 15:18
EE Times Japan